В ходе детальной презентации Intel раскрыла особенности конструкции серверного процессора Xeon 7 «Diamond Rapids» нового поколения. Этот чип позиционируется как масштабируемая платформа для задач агентного ИИ в корпоративном сегменте — в частности, для последовательной обработки данных. Ключевая цель разработки — обеспечить до 256 P‑ядер и 1,28 ГБ кэш‑памяти последнего уровня на один сокет. Процессор оснащён актуальными интерфейсами ввода‑вывода, в том числе PCI‑Express Gen 6, а для производства чиплетов применяется передовой техпроцесс Intel 18A‑P.
Архитектура Xeon 7 «Diamond Rapids» следует принципу дезагрегации — аналогично подходу AMD EPYC. Ядра сгруппированы в небольшие процессорные комплексы (CCX), размещённые в кристаллах ядер (CCD). Эти компоненты взаимодействуют с единым серверным кристаллом ввода‑вывода (sIOD), который берёт на себя роль системного агента и центрального узла ввода‑вывода. В составе MCM‑решения «Diamond Rapids» — два блока Fabric Hub Tiles (FHT), четыре базовых модуля с CPU‑ядрами и суммарно 16 чиплетов, в каждом из которых размещено по 16 P‑ядер «Panther Cove». Таким образом, четыре базовых модуля дают в совокупности 256 ядер (по 64 ядра в каждом модуле). Все 16 чиплетов производятся по техпроцессу Intel 18A‑P, базовая пластина под ними — по Intel 3‑T, а две пластины Fabric Hub — по Intel 3. Это позволяет полностью сохранить производство внутри экосистемы Intel без привлечения внешних подрядчиков.
Для объединения четырёх чиплетных модулей в вычислительных базовых блоках Intel применяет гибридный интерфейс Foveros 3D Direct. В базовом модуле используются высокоплотные микропроводники: они связывают четыре верхних чиплетных модуля между собой, а затем — с блоками Fabric Hub через медные проводники на подложке. Такая схема реализует архитектуру межсоединений UCIe‑S (разработанную при участии Intel) в топологии с веерным распределением. Выбор техпроцесса Intel 3‑T для базовой пластины неслучаен: она выполняет более сложную функцию, чем обычный межслойник, — и требует повышенной технологической точности.
Внутри чиплетов размещены только процессорные ядра с индивидуальными кэшами L2; общего кэша L3 в них нет. Вместо этого в чиплетах реализована трёхмерная поперечная перекладина (Xbar): она обеспечивает обмен данными между 16 P‑ядрами внутри чиплета и связывает их с базовой пластиной. Общий кэш последнего уровня (LLC) вынесен именно на базовую пластину — так Intel добилась объединения LLC для группы из 64 ядер. Каждая базовая пластина оснащена общим кэшем L3 ёмкостью 320 МБ, к которому равноправно обращаются все 16 ядер в чиплете. Помимо 320 МБ L3‑кэша, на базовой пластине находятся агент кэширования, фильтр snoop и межкристальное соединение, связывающее её с пластиной Fabric Hub.
Пластины Fabric Hub, произведённые по техпроцессу Intel 3, представлены в количестве двух штук; каждая из них соединена с четырьмя базовыми вычислительными пластинами. В этих пластинах размещены контроллеры памяти процессора. Согласно июньской презентации Intel 2026 года, каждый FHT поддерживает 8‑канальный интерфейс DDR5 — в сумме в корпусе доступно 16 каналов памяти. Поддерживаются модули MRDIMM с пропускной способностью 12 800 млн транзакций в секунду. Каждый из двух Fabric Hub также располагает 64 линиями PCI‑Express Gen 6 — их можно конфигурировать как линии CXL 3.0 и UPI 3. Дополнительно предусмотрено по восемь линий PCIe Gen 4 на каждый Hub для низкоуровневого подключения к платформе. Кроме того, в составе каждого Fabric Hub реализован полный набор аппаратных ускорителей с фиксированными функциями: TDX, SGX, QAT и DSA.
О P‑ядрах «Panther Cove» пока известно немного, однако в презентации раскрыты детали архитектуры набора команд (ISA). В частности, заявлена поддержка расширенных матричных инструкций (AMX), AVX 10.2, а также форматов данных FP8, FP16 и BF16.
По материалам:
techpowerup